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HDL설계 - Verilog HDL 및 Vivado 실습

  • 금오공과대학교
  • 신경욱
  • 2021년 1학기
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  • 조회수85,814
  • 평점5/5(6)

본 강좌는 1) Verilog HDL의 기본 문법과 Verilog HDL을 이용한 디지털 회로 모델링 방법, 2) Xilinx Vivado 툴을 이용한 설계, 검증(시뮬레이션), 구현 과정에 대한 실습, 3) FPGA Design Kit 를 이용한 하드웨어 설계 및 구현에 관한 실습 내용을 포함한다.

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사용자 의견

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  • KOCW입니다. 해당 질문에 대한 차시 정보를 남겨주시면 학교 측으로 전달하도록 하겠습니다.

    ko******** 2023-07-24 17:53
  • 22분 경 시뮬레이션 자료에서, active low syncronout&#40동기식&#41 set 이라 하셨는데 파형에서 어떤 부분이 동기식인지 궁금합니다. 앞선 코드에서는 always문 뒤의 조건이 결정하는 것이 아닌지요?

    ze******* 2023-07-24 11:03
  • KOCW입니다. 본 강의 자료는 각 영상 차시 아래에 문서 차시로 업로드되어 있습니다. 아래 문서 자료 이용 시 필요한 프로그램 이용방법을 참고하시어 이용바랍니다.

    ko******** 2023-05-10 11:27
  • pdf파일 어디서 이용 가능한가요??

    wp******** 2023-05-10 10:34
  • KOCW입니다. 해당 강의 자료는 학교측에 추가제공받아 PDF로 업로드 되어있습니다. 탑재되어 있는 PDF로 이용 가능하니 참고바랍니다.

    ko******** 2023-03-07 17:53
  • 안녕하세요, 강의자료 받길 희망합니다. 확인 요청드립니다.

    nd**** 2023-03-07 17:23
  • Good

    ch******** 2023-01-04 09:38
  • KOCW입니다. 강의 자료를 금오공과대학교 측에서 제공 받아 okptjj0101 회원정보에 등록된 개인메일로 안내드렸습니다. 또한, 문서 자료 추가 업로드 하였습니다. 감사합니다.

    ko******** 2022-06-07 17:06
  • KOCW입니다. 강의자료에 대한 문의를 금오공과대학교에 전달했습니다. 답변이 오는대로 안내드리겠습니다. 다만 교수자 및 학교측의 사정에 따라 답변이 지연되거나 없는 경우는 양해바랍니다.

    ko******** 2022-06-07 15:53
  • 안녕하세요. 혹시 강의자료 받을 수 있는지 궁금합니다.

    ok******** 2022-06-07 15:44