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모두를 위한 열린 강좌 KOCW

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  • 주제분류
    공학 >전기ㆍ전자 >전자공학
  • 강의학기
    2021년 1학기
  • 조회수
    89,796
  • 평점
    5/5.0 (6)
강의계획서
강의계획서
본 강좌는 1) Verilog HDL의 기본 문법과 Verilog HDL을 이용한 디지털 회로 모델링 방법, 2) Xilinx Vivado 툴을 이용한 설계, 검증(시뮬레이션), 구현 과정에 대한 실습, 3) FPGA Design Kit 를 이용한 하드웨어 설계 및 구현에 관한 실습 내용을 포함한다.
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차시별 강의

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1. 비디오 강의소개 강의소개 URL
2. 비디오 Verilog HDL 개요-(1) Verilog HDL 소개, 시스템 IC 설계과정 URL
문서 01-Verilog HDL 개요(1) 소스URL
3. 비디오 Verilog HDL 개요-(2) Verilog HDL 개요, Verilog 모듈, 모델링 예 URL
문서 02-Verilog HDL 개요(2) 소스URL
4. 비디오 Verilog HDL 개요-(3) 테스트벤치, Verilog HDL 어휘 규칙 URL
문서 03-Verilog HDL 개요(3) 소스URL
5. 비디오 Verilog HDL 자료형 net 자료형, variable 자료형, 벡터와 배열, 파라미터 URL
문서 04-Verilog HDL의 자료형 소스URL
6. 비디오 Verilog HDL 연산자 Verilog HDL 연산자 (산술, 관계, 등가, 논리, 비트, 축약 등) URL
문서 05-Verilog HDL의 연산자 소스URL
7. 비디오 게이트수준 모델링-(1) 게이트 프리미티브 URL
문서 06-게이트수준 모델링(1) 소스URL
비디오 게이트수준 모델링-(2) 3상태 버퍼 게이트, 게이트 인스턴스 배열, 게이트 지연 URL
문서 07-게이트수준 모델링(2) 소스URL
8. 비디오 연속할당문 연속 할당문, 절차형 할당문 URL
문서 08-연속할당문 소스URL
9. 비디오 행위수준 모델링 always 구문, initial 구문 URL
문서 09-행위수준 모델링 소스URL
10. 비디오 절차형 할당문 Blocking 할당문, nonblocking 할당문 URL
문서 10-절차형 할당문 소스URL
비디오 if 조건문 if 조건문 URL
문서 11-if 조건문 소스URL
비디오 case 문 case 문, casex 문, casez 문 URL
문서 12-case 문 소스URL
11. 비디오 반복문 for 문, while 문, repeat 문, forever 문 URL
문서 13-반복문 소스URL
11. 비디오 구조적 모델링-(1) 모듈 포트 선언 및 모듈 인스턴스 URL
문서 14-구조적 모델링(1) 소스URL
12. 비디오 구조적 모델링-(2) 모듈 파라미터 URL
문서 15-구조적 모델링(2) 소스URL
비디오 구조적 모델링-(3) 반복 생성문, 조건 생성문, case 생성문 URL
문서 16-구조적 모델링(3) 소스URL
13. 비디오 조합회로 모델링-(1) 기본 논리게이트의 HDL 모델링 URL
문서 17-조합회로 모델링(1) 소스URL
14. 비디오 조합회로 모델링-(2) 부울함수, 진리표, 멀티플렉서의 HDL 모델링 URL
문서 18-조합회로 모델링(2) 소스URL
15. 비디오 순차회로 모델링-(1) 래치 회로의 HDL 모델링, blocking과 nonblocking 할당문의 차이 URL
문서 19-순차회로 모델링(1) 소스URL
16. 비디오 순차회로 모델링-(2) 플립플롭 회로의 HDL모델링, blocking과 nonblocking 할당문의 차이 URL
문서 20-순차회로 모델링(2) 소스URL
17. 비디오 순차회로 모델링-(3) 시프트 레지스터, 계수기의 HDL 모델링 URL
문서 21-순차회로 모델링(3) 소스URL
18. 비디오 FPGA 실습장비 소개 FPGA 실습장비 구성, Xilinx FPGA 디바이스 구조, 부품들의 핀 할당 테이블 URL
문서 22-FPGA 실습장비 소개 소스URL
19. 비디오 Vivado Design Suite 소개 Vivado Design Suite 및 IDE 화면구성 소개 URL
문서 23-Vivado Design Suite 소개 소스URL
20. 비디오 Vivado project 생성 Vivado 프로젝트 생성 과정 URL
문서 24-Vivado Project 생성 소스URL
21. 비디오 Vivado 설계 입력 소스 파일 생성 및 추가 과정 URL
문서 25-Vivado 설계 입력 소스URL
비디오 Vivado RTL 시뮬레이션 RTL 시뮬레이션 및 결과 확인 과정 URL
문서 26-Vivado RTL 시뮬레이션 소스URL
22. 비디오 Vivado 설계 합성 타이밍 constraint 설정 및 설계 합성 과정 URL
문서 27-Vivado 설계 합성 소스URL
23. 비디오 Vivado 설계 구현 디바이스 핀 할당 및 설계 구현 과정 URL
문서 28-Vivado 설계 구현 소스URL
24. 비디오 FPGA 디바이스 프로그래밍 FPGA 디바이스 및 플래시 메모리 프로그래밍 과정 URL
문서 29-FPGA 디바이스 프로그래밍 소스URL
25. 비디오 Vivado 설계 실습-(1) Vivado를 이용한 전체 설계과정 예 URL
비디오 Vivado 설계 실습-(2) Vivado를 이용한 전체 설계과정 예 URL
문서 30-Vivado 설계 실습 소스URL

연관 자료

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사용자 의견

강의 평가를 위해서는 로그인 해주세요.
운영자2023-07-24 17:53
KOCW입니다. 해당 질문에 대한 차시 정보를 남겨주시면 학교 측으로 전달하도록 하겠습니다.
ze******* 2023-07-24 11:03
22분 경 시뮬레이션 자료에서, active low syncronout(동기식) set 이라 하셨는데 파형에서 어떤 부분이 동기식인지 궁금합니다. 앞선 코드에서는 always문 뒤의 조건이 결정하는 것이 아닌지요?
운영자2023-05-10 11:27
KOCW입니다. 본 강의 자료는 각 영상 차시 아래에 문서 차시로 업로드되어 있습니다. 아래 문서 자료 이용 시 필요한 프로그램 이용방법을 참고하시어 이용바랍니다.
wp******** 2023-05-10 10:34
pdf파일 어디서 이용 가능한가요??
운영자2023-03-07 17:53
KOCW입니다. 해당 강의 자료는 학교측에 추가제공받아 PDF로 업로드 되어있습니다. 탑재되어 있는 PDF로 이용 가능하니 참고바랍니다.
nd**** 2023-03-07 17:23
안녕하세요, 강의자료 받길 희망합니다. 확인 요청드립니다.
ch******** 2023-01-04 09:38
Good
운영자2022-06-07 17:06
KOCW입니다. 강의 자료를 금오공과대학교 측에서 제공 받아 okptjj0101 회원정보에 등록된 개인메일로 안내드렸습니다. 또한, 문서 자료 추가 업로드 하였습니다. 감사합니다.
운영자2022-06-07 15:53
KOCW입니다. 강의자료에 대한 문의를 금오공과대학교에 전달했습니다. 답변이 오는대로 안내드리겠습니다. 다만 교수자 및 학교측의 사정에 따라 답변이 지연되거나 없는 경우는 양해바랍니다.
ok******** 2022-06-07 15:44
안녕하세요. 혹시 강의자료 받을 수 있는지 궁금합니다.

이용방법

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    ※ 강의별로 교수님의 사정에 따라 전체 차시 중 일부 차시만 공개되는 경우가 있으니 양해 부탁드립니다.

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